L'esame di Architetture e reti logiche deve essere integrato con una prova pratica di VHDL, da eseguirsi in laboratorio.
La prova consisterà nella progettazione di un componente o di un circuito, secondo le modalità provate nelle esperienze di laboratorio effettuate durante il corso.
Alcune prove d'esempio sono disponibili qui sotto, mentre alcune note su come affrontare la prova si trovano qui.
A meno di richieste esplicite da parte di studenti in tal senso interessati, le prove non si terranno nello stesso giorno degli scritti di Architetture e reti logiche, ma a qualche giorno di distanza da essi. Le date saranno comunicate tramite gli avvisi della segreteria o gli avvisi sul sito dipartimentale.
| 30.01.2005 | appello di gennaio | ore 11:00 | Laboratorio Est |
| 24.02.2006 | appello di febbraio | ore 11:00 | Laboratorio Est |
| 21.04.2006 | appello di aprile | ore 11:00 | Laboratorio Est |
| 21.06.2006 | appello di giugno | ore 11:00 | Laboratorio Est |
| 14.07.2006 | appello di luglio (straordinario: in mutua esclusione con quello del 18.07.2006) | ore 11:00 | Laboratorio Ovest |
| 18.07.2006 | appello di luglio | ore 11:00 | Laboratorio Est |
| 14.09.2006 | appello di settembre | ore 11:00 | Laboratorio Est |
| 03.11.2006 | appello di novembre | ore 11:00 | Laboratorio Est |
Non è necessario iscriversi, ma è meglio se lo fate (tramite SIFA).
| NB: |
L'iscrizione all'esame è normalmente una pratica necessaria per gli appelli d'esame. Il motivo è semplice: l'organizzazione della prova d'esame (posti in aula, testi dell'esame). Per la prova di VHDL, entro certi limiti, non viene necessariamente richiesta l'iscrizione in quanto non bisogna predisporre le stampe dei testi delle prove d'esame ed è possibile organizzare la prova su più turni. Tuttavia, l'organizzazione della prova ha dei vincoli temporali (il laboratorio va prenotato in anticipo). Quindi, l'ammissione alla prova anche senza iscrizione preventiva è una pratica possibile solo se i non iscritti sono in numero contenuto. Per lo svolgimento della prova, viene data precedenza alle persone che risultano nella lista degli iscritti e i non iscritti vengono ammessi alla prova solo se vi è disponibilità di tempo. |
| pagina doppia | argomento |
|---|---|
| (pdf) | Introduzione al corso (04/10/2005) |
| (pdf) | Progettazione di circuiti integrati (04/10/2005) |
| (pdf) | Concetti di base del VHDL |
| (pdf) | VHDL |
| (pdf) | Componenti combinatori in VHDL |
| (pdf) | Componenti sequenziali in VHDL |
| (pdf) | Testbench |
Le esercitazioni di laboratorio sono condotte utilizzando la versione FREE edition di VHDL Simili .
VHDL Simili è un ambiente di sviluppo per VHDL e contiene un simulatore di VHDL comportamentale.
Symphony EDA ne distribuisce gratuitamente una versione free (con limite di utilizzo basato sulla data). Qualora la licenza sia scaduta, è possibile rinnovarla seguendo le istruzioni suggerite dal programma stesso.
La prova d'esame consiste nella progettazione di un componente.
Il componente da progettare, le cui specifiche verranno fornite in sede d'esame, apparterrà ad una categoria tra quelle studiate nel corso di Architetture e Reti logiche.
La valutazione verrà effettuata in base alla aderenza delle funzionalità esibite dal componente progettato alle funzionalità richieste nelle specifiche.
Il testbench è uno strumento per evitare errori banali (che comperterebbero il fallimento della prova). Non è richiesto e non è valutato, ma è uno dei pochi strumenti efficaci per essere ragionevolmente certi della correttezza del componente progettato.
Alcune note aggiuntive sulla prova (e consigli per superarla più facilmente) si trovano qui.
Le prove d'esame sono condotte utilizzando la versione FREE edition di VHDL Simili .
VHDL Simili è un ambiente di sviluppo per VHDL e contiene un simulatore di VHDL comportamentale.
Symphony EDA ne distribuisce gratuitamente una versione free (con limite di utilizzo basato sulla data).
Di seguito sono riportate, a titolo d'esempio, alcune prove d'esame.
Alcune di esse sono inoltre corredate con un esempio di soluzione e con una entity di testbench simile a quella utilizzata per la valutazione della prova.
Nota: La soluzione non è necessariamente unica. Tuttavia, una soluzione corretta dovrebbe superare la prova del testbench.
L'unico testo consultabile durante la prova sono alcune note sull'uso del VHDL.
Una copia di tali note verrà fornita in sede d'esame.
Nota: Se, per quanto possa essere utile alla soluzione delle prove d'esame, rilevate delle carenze nelle presenti note, segnalatemelo!
Nota: Le unità di testbench pubblicate sono dotate di un segnale che riassume il giudizio sul comportamento del componente sotto test.
Esse sono state strutturate in questo modo per permettere l'automatizzazione dei test.
Una unità di testbench studiata per una analisi diretta da parte di un operatore umano può essere molto più semplice.