L'esame di Architetture e reti logiche deve essere integrato con una prova pratica di VHDL, da eseguirsi in laboratorio.
La prova consisterà nella progettazione di un componente o di un circuito, secondo le modalità provate nelle esperienze di laboratorio effettuate durante il corso.
Alcune prove d'esempio sono disponibili qui sotto.
A meno di richieste esplicite da parte di studenti in tal senso interessati, le prove non si terranno nello stesso giorno degli scritti di Architetture e reti logiche, ma a qualche giorno di distanza da essi. Le date saranno comunicate tramite gli avvisi della segreteria o gli avvisi sul sito dipartimentale.
| 27.01.2003 | appello di gennaio | ||
| 20.02.2004 | appello di febbraio | ||
| 05.04.2004 | appello di aprile | ore 10:00 | Laboratorio Est |
| 18.06.2004 | appello di giugno | ore 11:00 | Laboratorio Est |
| 15.07.2004 | appello di luglio | ore 11:00 | Laboratorio Est |
| 13.09.2004 | appello di settembre | ore 11:00 | Laboratorio Est |
| 02.11.2004 | appello di novembre | ore 14:00 | Laboratorio Est |
Non è necessario iscriversi, ma potete farlo tramite SIFA.
| pagina singola | pagina doppia | argomento |
|---|---|---|
| (pdf) | (pdf) | Introduzione al corso |
| (pdf) | (pdf) | Lezione 1 (02/10/03): Progettazione di circuiti integrati |
| (pdf) | (pdf) | Lezione 2 (18/11/03): VHDL |
| (pdf) | (pdf) | Lezione 3 (20/11/03): VHDL sequenziale e testbench |
Le esercitazioni di laboratorio sono condotte utilizzando la versione FREE edition di VHDL Simili .
VHDL Simili è un ambiente di sviluppo per VHDL e contiene un simulatore di VHDL comportamentale.
Symphony EDA ne distribuisce gratuitamente una versione free (con limite di utilizzo basato sulla data). Qualora la licenza sia scaduta, è possibile rinnovarla seguendo le istruzioni suggerite dal programma stesso.
Le prove d'esame sono condotte utilizzando la versione FREE edition di VHDL Simili .
VHDL Simili è un ambiente di sviluppo per VHDL e contiene un simulatore di VHDL comportamentale.
Symphony EDA ne distribuisce gratuitamente una versione free (con limite di utilizzo basato sulla data).
Di seguito sono riportate, a titolo d'esempio, alcune prove d'esame.
Alcune di esse sono inoltre corredate con un esempio di soluzione e con una entity di testbench simile a quella utilizzata per la valutazione della prova.
Nota: La soluzione non è necessariamente unica. Tuttavia, una soluzione corretta dovrebbe superare la prova del testbench.
L'unico testo consultabile durante la prova sono alcune note sull'uso del VHDL.
Nota: Se, per quanto possa essere utile alla soluzione delle prove d'esame, rilevate delle carenze nelle presenti note, segnalatemelo!
Nota: Le unità di testbench pubblicate sono dotate di un segnale che riassume il giudizio sul comportamento del componente sotto test.
Esse sono state strutturate in questo modo per permettere l'automatizzazione dei test.
Una unità di testbench studiata per una analisi diretta da parte di un operatore umano può essere molto più semplice.