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Website del corso di Architettura degli Elaboratori I e II Laurea triennale in Informatica – Turno 2 (cognomi G-Z) Prof. Federico Pedersini |
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AVVISI ____________________________________________________ Dall'anno accademico 2018/19 il turno 2 di questi corsi non è più tenuto dal prof. Pedersini ____________________________________________________ |
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Modalità d'esame |
L'esame (sia per Architettura I che per Architettura II) consiste in: – una prova scritta seguita da una prova orale, se la prova scritta è stata sufficiente; – una prova di laboratorio (sito del Laboratorio di Architettura 1). Al completamento di entrambe le prove viene registrato il voto finale, calcolato come media pesata dei 2 voti ottenuti. Le prove in itinere sostituiscono la prova scritta e la prova orale. Tra il superamento dell'esame (scritto+orale) e la consegna del relativo progetto non deve trascorrere più di un anno. |
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Materiale didattico |
Lo strumento migliore per prepararsi all'esame: gli appunti presi a lezione. Testo di riferimento: D.A. Patterson, J. L. Hennessy – Struttura e progetto dei calcolatori – Zanichelli Altri testi utili per approfondimenti: M.M. Mano, C.R. Kime – Reti logiche – Pearson |
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Orari
di ricevimento studenti |
Durante lo svolgimento del corso: ricevimento in aula, al termine di ogni lezione. Nel periodo rimanente: ricevimento in Dipartimento (2º piano, stanza S-237) su appuntamento. |
Architettura degli Elaboratori I: argomenti delle lezioni |
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| Lezione
N. |
Argomento |
| 1 (3/10/2017) |
Introduzione. Cenni di
storia dell'elaboratore. |
| 2 (5/10) |
Rappresentazione dell'informazione. Sistemi di numerazione. Rappresentazione di numeri interi. |
| 3 (10/10) |
Complemento a 2.
Rappresentazione di numeri frazionari. Lo standard IEEE
754. |
| 4 (12/10) |
Richiami di algebra di Boole. Cenni di elettronica digitale. Il transistore MOS. La tecnologia CMOS. |
| 5 (17/10) |
Rappresentazione di funzioni logiche. Le forme canoniche. |
| 6 (19/10) |
Cammino critico. Semplificazione algebrica di funzioni logiche. |
| 7 (24/10) |
Mappe di Karnaugh. Circuiti combinatori notevoli. |
| 8 (26/10) |
Circuiti aritmetici: sommatore a
propagazione di riporto. Moltiplicatore. La
ALU. |
| 9 (31/10) |
ALU: rivelazione di
overflow. Sommatore ad anticipazione di riporto. |
| 10 (2/11) |
Circuiti sequenziali: bistabile SR sincrono/asincrono. |
| 11 (7/11) |
Latch D, Flip-flop DT.
Registri. |
| 12 (9/11) |
Sintesi di circuiti sequenziali. La macchina a stati finiti |
| 13 (14/11) |
Esempi di sintesi di circuiti sequenziali. |
| 14 (16/11) | Architetture di riferimento
di un elaboratore. Architettura load/save. |
| 15 (21/11) |
Il register file. La memoria. Ciclo di esecuzione istruzioni. |
| 16 (23/11) | L'architettura MIPS: architettura del set istruzioni (ISA). |
| 17 (28/11) |
Istruzioni MIPS:
aritmetico/logiche, di accesso a memoria, di salto. |
| 18 (30/11) |
Il set istruzioni MIPS: i
formati R, I, J. MIPS Instruction Set Reference |
| 19 (5/12) |
Set istruzioni MIPS:
modalità di indirizzamento. |
| 20 (12/12) |
CPU singolo ciclo:
istruzioni R e I. schema circuitale 1
schema circuitale
2 (schemi da: Patterson, Hennessy, Computer Organizazion and Design, Morgan Kaufmann) |
| 21(14/12) |
CPU singolo ciclo: progetto
unità di controllo. Esercizi di riepilogo. |
Architettura degli Elaboratori II: argomenti delle lezioni |
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| Lezione N. |
Argomento |
| 1
(7/3/2018) |
Introduzione al corso. La
CPU multi-ciclo. |
| 2 (9/3) |
CPU multi-ciclo: struttura
circuitale. |
| 3 (14/3) |
CPU multi-ciclo: progetto unità di controllo. Gestione delle eccezioni. |
| 4
(16/3) |
La CPU pipeline: principio, struttura, criticità strutturali. |
| 5 (21/3) |
La CPU pipeline:
criticità di dato. |
| 6 (23/3) |
La CPU pipeline: criticità di dato e di controllo. |
| 7 (28/3) |
La CPU pipeline: criticità di controllo, strutture moderne di CPU pipeline. |
| 8 (4/4) |
CPU pipeline moderne.
Assembly MIPS: pseudoistruzioni |
| 9
(6/4) |
Assemby MIPS: gestione degli array, strutture di controllo |
| 10 (11/4) |
Assembly MIPS: ambiente di simulazione MARS |
| 11 (13/4) |
Assembly MIPS: funzioni e procedure; lo stack; procedure annidate |
| 12 (18/4) |
Assembly MIPS: procedure
recursive. |
| 13
(20/4) |
La memoria: aspetti
tecnologici. Memorie statiche. |
| 14 (27/4) |
Memorie dinamiche.
Tecnologia flash. Tecniche di controllo d'errore (ECC).
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| 15
(2/5) |
Organizzazione della
memoria: la memoria cache. Gerarchia di memorie. |
| 16 (4/5) |
Memoria cache a mappatura diretta. Memorie cache associative. |
| 17 (9/5) |
Strategie nelle cache moderne. La memoria virtuale. TLB. Protezione della memoria. |
| 18
(11/5) |
Le periferiche. Il bus: architetture a bus |
| 19 (16/5) | Bus: sincronizzazione, arbitraggio. Tecniche di gestione dell' I/O |
| 20 (18/5) |
Memorie
di massa: tecnologia. |
| 21 (23/5) |
Stima
delle prestazioni di un elaboratore. Esempi di
calcolo. |
| Prove in itinere |
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| A.A. 2013/14 |
Architettura I, prima prova (A) (B) |
Architettura I, seconda prova |
Architettura II prima prova |
Architettura II seconda prova |
| A.A. 2014/15 |
Architettura
I,
prima prova (A) (B) |
Architettura I, seconda prova |
Architettura II prima prova |
Architettura II seconda prova |