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Website del corso di Architettura degli Elaboratori e delle Reti (I e II) Laurea triennale in Informatica (2° turno) Prof. Federico Pedersini |
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AVVISI Il corso è stato erogato fino all'anno accademico 2010/11. |
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Modalità
d'esame |
La prova d'esame consiste in una prova scritta seguita da una prova orale (se la prova scritta è sufficiente), nonchè una prova di laboratorio. La prova di laboratorio consiste nello sviluppo di un progetto in linguaggio Assembly (per maggiori dettagli si veda il sito del Laboratorio di Architetture) Durante il corso sono previste prove in itinere che, se superate con esito positivo, sostituiscono la prova scritta. |
Argomenti delle lezioni |
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| Lezione
N. |
Argomento |
| 1
(1/3) |
Introduzione,
cenni
di
storia
dell'elaborazione.
Rappresentazione
dell'informazione |
| 2
(3/3) |
Rappresentazione
di
informazioni
numeriche. |
| 3
(4/3) |
Richiami
di
algebra
di
Boole.
Cenni
di
elettronica
digitale. |
| 4
(8/3) |
Il
transistore MOS. La tecnologia CMOS. |
| 5
(10/3) |
Rappresentazione
di
funzioni
logiche.
Le
forme
canoniche. |
| 6
(11/3) |
Semplificazione
di
funzioni
logiche.
Cammino
critico.
Le
mappe
di
Karnaugh. |
| 7
(15/3) |
Circuiti
combinatori
notevoli.
Circuiti
aritmetici:
sommatori
a
propagazione
di
riporto. |
| 8
(16/3) |
La
ALU. |
| 9
(17/3) |
Sommatori
ad
anticipazione
di
riporto.
Moltiplicatore. |
| 10
(22/3) |
Architetture
sincrone
e
asincrone.
Circuiti
sequenziali:
i
bistabili.
Latch
SR. |
| 11
(24/3) |
Latch
SR
sincrono,
latch
D,
flip-flop
D.
Registri
e
registri
a
scorrimento. |
| 12
(25/3) |
Sintesi
di
circuiti
sequenziali:
macchine
a
stati
finiti. |
| 13
(29/3) |
Esempi
di
sintesi
di
circuiti
sequenziali.
Architetture
di
riferimento
di
un
elaboratore. |
| 14
(31/3) |
Architettura
a
registri.
Il
register
file.
La
memoria.
Allineamento
ed
endianess. |
| 15
(8/4) |
Ciclo
di
esecuzione
istruzioni.
L'architettura
MIPS:
architettura
del
set
istruzioni
(ISA). |
| 16
(15/4) |
Istruzioni
MIPS:
aritmetico/logiche,
load/store. |
| 17
(19/4) |
Istruzioni
MIPS:
istruzioni
di
salto.
Formato
delle
istruzioni. |
| 18
(21/4) |
Set
istruzioni MIPS: Modalità
di indirizzamento. |
| 19
(22/4) |
Set
istruzioni MIPS: pseudoistruzioni. Approccio al progetto
della CPU. |
| 20
(27/4) |
CPU
singolo ciclo: istruzioni R e I. schema circuitale 1
schema circuitale
2 (schemi da: Patterson, Hennessy, Computer Organizazion and Design, Morgan Kaufmann) |
| 21
(28/4) |
CPU
singolo ciclo: progetto unità di controllo. |
| 22
(29/4) |
CPU
multi-ciclo. schema
datapath schema
completo (schemi da: Patterson, Hennessy, Computer Organizazion and Design, Morgan Kaufmann) |
| 23
(3/5) |
CPU
multi-ciclo: progetto unità di
controllo. schema
operazioni STG
(STG da: Patterson, Hennessy, Computer Organizazion and Design, Morgan Kaufmann) |
| 24
(5/5) |
La
CPU pipeline: struttura, criticità strutturali. |
| 25
(6/5) |
Prima
prova
in
itinere. testo
traccia di
soluzione |
| 26
(10/5) |
La
CPU pipeline: criticità di dato, criticità
di
salto. |
| 27
(12/5) |
Strutture
pipeline
nelle
CPU
moderne
slides
(complete) |
| 28
(13/5) |
La
memoria: aspetti tecnologici. Memoria statica. |
| 29
(17/5) |
Memoria
dinamica.
Tecniche
di
controllo
d'errore
(ECC). |
| 30
(19/5) |
Organizzazione
della
memoria:
la
memoria
cache. |
| 31
(21/5) |
Memoria
cache
a
mappatura
diretta.
Esempi
di
dimensionamento. |
| 32
(24/5) |
Memoria
cache
N-associative.
Esempio.
Strategie
di
aggiornamento. |
| 33
(26/5) |
Strategie
di
scrittura
in
cache.
Cache
coherence.
Memoria
virtuale. |
| 34
(27/5) |
Le
periferiche: struttura di interfaccia, tecniche di
controllo. |
| 35
(31/5) |
Le
GPU CUDA. slides |
| 36
(3/6) |
Memorie
di
massa:
tecnologia. slides |
| 37
(7/6) |
Reti
di
calcolatori. slides |
| 38
(10/6) |
Seconda
prova
in
itinere. testo |
